Бизнес 15 октября 2026, 22:24 МСК

IBM и Siemens будут готовить инженеров к проектированию чипов по техпроцессу 0,7 нм Nanostack

IBM привлекла Siemens к созданию средств проектирования для экспериментального 0,7-нм техпроцесса Nanostack на архитектуре CFET; пилотный PDK запланирован на первый квартал 2027 года.

В Nanostack n- и p-транзисторы располагаются вертикально друг над другом, а не рядом. По расчётам IBM, это позволяет разместить около 100 млрд транзисторов на кристалле 150 мм² — почти вдвое больше, чем при 2-нм техпроцессе. Компания также называла потенциальный прирост производительности на 50% или снижение энергопотребления на 70% относительно 2-нм чипов.

Такая архитектура усложняет проектирование: нужно учитывать сопротивление проводников, паразитную ёмкость и тепловое взаимодействие слоёв, поэтому нужны новые модели расчёта. Siemens EDA, выросшая на покупке Mentor Graphics за $4,5 млрд в 2017 году, должна помочь адаптировать EDA-инструменты.

Пилотный PDK будет включать библиотеки стандартных логических ячеек и массивы SRAM, но не все модели полноценного набора. IBM также планирует привлечь разработчиков чипов, поставщиков EDA, производителей оборудования и научные организации. Практическая реализация техпроцесса, по планам компании, ожидается не позднее 2031 года.

• Пилотный PDK — в первом квартале 2027 года
• Реализация техпроцесса — не позднее 2031 года
• ~100 млрд транзисторов на 150 мм²